6シリーズMSO用D-PHYトランスミッタ・テスト・ソリューション

仕様

D-PHYベース仕様

Revision 1.2 

D-PHY適合性仕様

Revision 1.2 

測定項目

ハイスピード・モードとローパワー・モードの両方（ULPSとBTAを含む）

Group 1 tests

Data lane LP-TX signaling

1.1.1 

Data lane LP-TX Thevenin output high level voltage (VOH)

1.1.2 

Data lane LP-TX Thevenin output low level voltage (VOL)

1.1.3 

Data lane rise time

1.1.4 

Data lane fall time

1.1.5 

Data lane LP-TX slew rate versus CLOAD (δV/δtSR)

1.1.6 

Data lane LP-TX pulse width of exclusive-OR clock (TLP-PULSE-TX)

1.1.7 

Data lane LP-TX period of exclusive-OR clock (TLP-PER-TX)

Group 2 tests

Clock lane LP-TX signaling

1.2.1 

Clock lane LP-TX Thevenin output high level voltage (VOH)

1.2.2 

Clock lane LP-TX Thevenin output low level voltage (VOL)

1.2.3 

Clock lane rise time

1.2.4 

Clock lane fall time

1.2.5 

Clock lane LP-TX slew rate vs. CLOAD (δV/δtSR)

Group 3 tests

Data lane HS-TX signaling

1.3.1 

Data lane HS entry: data lane TLPX value

1.3.2 

Data lane HS entry: THS-PREPARE value

1.3.3 

Data lane HS entry: THS-PREPARE + THS-ZERO value

1.3.4 

Data lane HS-TX differential voltages (VOD(0), VOD(1))

1.3.5 

Data lane HS-TX differential voltage mismatch (ΔVOD)

1.3.6 

Data lane HS-TX single ended output high voltages (VOHHS(DP), VOHHS(DN))

1.3.7 

Data lane HS-TX common-mode voltages (VCMTX(1), VCMTX(0))

1.3.8 

Data lane HS-TX common-mode voltage mismatch (ΔVCMTX(1,0))

1.3.9 

Data lane HS-TX dynamic common-level variations between 50-450 MHz (ΔVCMTX(LF))

1.3.10 

Data lane HS-TX dynamic common-level variations above 450 MHz (ΔVCMTX(HF))

1.3.11 

Data lane HS-TX 20%-80% rise time (tR)

1.3.12 

Data lane HS-TX 80%-20% fall time (tR)

1.3.13 

Data lane HS exit: THS-TRAIL value

1.3.14 

Data lane HS exit: 30%-80% Post-EoT rise time (TREOT) value

1.3.15 

Data lane HS exit: TEOT value

1.3.16 

Data lane HS exit: THS-EXIT value

Group 4 tests

Clock lane HS-TX signaling

1.4.1 

Clock lane HS entry: TLPX value

1.4.2 

Clock lane HS entry: TCLK-PREPARE value

1.4.3 

Clock lane HS entry: TCLK-PREPARE + TZERO value

1.4.4 

Clock lane HS-TX differential voltages (VOD(0), VOD(1))

1.4.5 

Clock lane HS-TX differential voltage mismatch (ΔVOD)

1.4.6 

Clock lane HS-TX single ended output high voltages (VOHHS(DP), VOHHS(DN))

1.4.7 

Clock lane HS-TX common-mode voltages (VCMTX(1), VCMTX(0))

1.4.8 

Clock lane HS-TX common-mode voltage mismatch (ΔVCMTX(1,0))

1.4.9 

Clock lane HS-TX dynamic common-level variations between 50-450 MHz (ΔVCMTX(LF))

1.4.10 

Clock lane HS-TX dynamic common-level variations above 450 MHz (ΔVCMTX(HF))

1.4.11 

Clock lane HS-TX 20%-80% rise time (tR)

1.4.12 

Clock lane HS-TX 80%-20% fall time (tR)

1.4.13 

Clock lane HS exit: TCLK-TRAIL value

1.4.14 

Clock lane HS exit: 30%-80% Post-EoT rise time (TREOT) value

1.4.15 

Clock lane HS exit: TEOT value

1.4.16 

Clock lane HS exit: THS-EXIT value

1.4.17 

Clock lane HS clock instantaneous (UIINST)

1.4.18

Clock Lane HS Clock Delta UI (ΔUI)

Group 5 tests

HS-TX Clock-to-Data lane timing

1.5.1 

HS entry TCLK-PREValue

1.5.2 

HS exit TCLK-POST value

1.5.3 

HS clock rising edge alignment to first payload bit

1.5.4 

Data-to-Clock skew (TSKEW (TX))

1.5.5

Initial HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL)

1.5.6

Periodic HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL)

Group 6 tests

LP-TX INIT, ULPS and BTA requirements

1.6.1 

INIT: LP-TX initialization period (TINIT, MASTER)

1.6.2 

ULPS entry: verification of clock lane LP-TX ULPS support

1.6.3 

ULPS exit: transmitted TWAKEUP interval

1.6.4 

BTA: TX-Side TTA-GO interval value

1.6.5 

BTA: RX-Side TTA-SURE interval value

1.6.6 

BTA: RX-Side TTA-GET interval value

プロービング ・コンフィグレーション

シングルエンドと差動による取込み

トリガ

クロック連続モードでのクロック・レーン・テストはエッジ・トリガ。その他すべてのテスト、その他すべてのモードではパルス幅トリガとトランジション・トリガを選択

ご発注の際は、以下の型名をご使用ください。

必須ハードウェア

必須ソフトウェア

推奨プローブ

推奨テスト・フィクスチャ

¹詳細については、お近くの当社代理店までお問合せください。