D-PHYトランスミッタ・テスト、レシーバ、プロトコル・ソリューション

仕様

すべての仕様は、特に断りのないかぎり、すべての機種に適用されます。

トランスミッタ・テスト仕様

D-PHYベース仕様

Revision 1.1と1.2 

D-PHY適合性テスト仕様

Revision 1.2 

測定項目

ハイスピード・モードとローパワー・モードの両方（ULPSとBTAを含む）

Group 1 tests

Data lane LP-TX signaling

1.1.1 

Data lane LP-TX Thevenin output high level voltage (VOH)

1.1.2 

Data lane LP-TX Thevenin output low level voltage (VOL)

1.1.3 

Data lane rise time

1.1.4 

Data lane fall time

1.1.5 

Data lane LP-TX slew rate versus CLOAD (δV/δtSR)

1.1.6 

Data lane LP-TX pulse width of exclusive-OR clock (TLP-PULSE-TX)

1.1.7 

Data lane LP-TX period of exclusive-OR clock (TLP-PER-TX)

Group 2 tests

Clock lane LP-TX signaling

1.2.1 

Clock lane LP-TX Thevenin output high level voltage (VOH)

1.2.2 

Clock lane LP-TX Thevenin output low level voltage (VOL)

1.2.3 

Clock lane rise time

1.2.4 

Clock lane fall time

1.2.5 

Clock lane LP-TX slew rate vs. CLOAD (δV/δtSR)

Group 3 tests

Data lane HS-TX signaling

1.3.1 

Data lane HS entry: data lane TLPX value

1.3.2 

Data lane HS entry: THS-PREPARE value

1.3.3 

Data lane HS entry: THS-PREPARE + THS-ZERO value

1.3.4 

Data lane HS-TX differential voltages (VOD(0), VOD(1))

1.3.5 

Data lane HS-TX differential voltage mismatch (ΔVOD)

1.3.6 

Data lane HS-TX single ended output high voltages (VOHHS(DP),VOHHS(DN))

1.3.7 

Data lane HS-TX common-mode voltages (VCMTX(1),VCMTX(0))

1.3.8 

Data lane HS-TX common-mode voltage mismatch (ΔVCMTX(1,0))

1.3.9 

Data lane HS-TX dynamic common-level variations between 50-450 MHz (ΔVCMTX(LF))

1.3.10 

Data lane HS-TX dynamic common-level variations above 450 MHz (ΔVCMTX(HF))

1.3.11 

Data lane HS-TX 20%-80% rise time (tR)

1.3.12 

Data lane HS-TX 80%-20% fall time (tR)

1.3.13 

Data lane HS exit: THS-TRAIL value

1.3.14 

Data lane HS exit: 30%-80% Post-EoT rise time (TREOT) value

1.3.15 

Data lane HS exit: TEOT value

1.3.16 

Data lane HS exit: THS-EXIT value

Group 4 tests

Clock lane HS-TX signaling

1.4.1 

Clock lane HS entry: TLPX value

1.4.2 

Clock lane HS entry: TCLK-PREPARE value

1.4.3 

Clock lane HS entry: TCLK-PREPARE + TZERO value

1.4.4 

Clock lane HS-TX differential voltages (VOD(0), VOD(1))

1.4.5 

Clock lane HS-TX differential voltage mismatch (ΔVOD)

1.4.6 

Clock lane HS-TX single ended output high voltages (VOHHS(DP),VOHHS(DN))

1.4.7 

Clock lane HS-TX common-mode voltages (VCMTX(1),VCMTX(0))

1.4.8 

Clock lane HS-TX common-mode voltage mismatch (ΔVCMTX(1,0))

1.4.9 

Clock lane HS-TX dynamic common-level variations between 50-450 MHz (ΔVCMTX(LF))

1.4.10 

Clock lane HS-TX dynamic common-level variations above 450 MHz (ΔVCMTX(HF))

1.4.11 

Clock lane HS-TX 20%-80% rise time (tR)

1.4.12 

Clock lane HS-TX 80%-20% fall time (tR)

1.4.13 

Clock lane HS exit: TCLK-TRAIL value

1.4.14 

Clock lane HS exit: 30%-80% Post-EoT rise time (TREOT) value

1.4.15 

Clock lane HS exit: TEOT value

1.4.16 

Clock lane HS exit: THS-EXIT value

1.4.17 

Clock lane HS clock instantaneous (UIINST)

1.4.18

Clock Lane HS Clock Delta UI (ΔUI)

Group 5 tests

HS-TX Clock-to-Data lane timing

1.5.1 

HS entry TCLK-PREValue

1.5.2 

HS exit TCLK-POST value

1.5.3 

HS clock rising edge alignment to first payload bit

1.5.4 

Data-to-Clock skew (TSKEW (TX))

1.5.5

Initial HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL)

1.5.6

Periodic HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL)

Group 6 tests

LP-TX INIT, ULPS and BTA requirements

1.6.1 

INIT: LP-TX initialization period (TINIT,MASTER)

1.6.2 

ULPS entry: verification of clock lane LP-TX ULPS support

1.6.3 

ULPS exit: transmitted TWAKEUP interval

1.6.4 

BTA: TX-Side TTA-GO interval value

1.6.5 

BTA: RX-Side TTA-SURE interval value

1.6.6 

BTA: RX-Side TTA-GET interval value

プロービング

シングルエンドおよび差動アクイジション

トリガ

クロック連続モードのクロック・レーン・テストのためのエッジ・トリガ。その他すべてのテスト、その他すべてのモードでは幅トリガとトランジション・トリガを選択

レポート

Excel xls、HTML、およびMHTフォーマット（各テストのテスト範囲のズームイン・スクリーン・ショットを含む）

レシーバ・テスト仕様

D-PHYベース仕様

Revision 1.2と2.0 

D-PHY適合性テスト仕様

Revision 1.2と2.0 

Group 1 tests

LP-RX VOLTAGE AND TIMING REQUIREMENTS

2.1.1 

LP-RX Logic 1 Input Voltage (VIH)

2.1.2 

LP-RX Logic 0 Input Voltage, Non-ULP State (VIL)

2.1.4 

LP-RX Input Hysteresis (VHYST)

2.1.5 

LP-RX Minimum Pulse Width Response (TMIN-RX)

2.1.6 

LP-RX Input Pulse Rejection (eSPIKE)

2.1.7 

LP-RX Interference Tolerance (VINT and fINT)

Group 2 tests

LP-RX BEHAVIORAL REQUIREMENTS

2.2.1 

LP-RX Initialization period (TINIT)

2.2.2 

ULPS Exit: LP-RX TWAKEUP Timer Value

2.2.3 

Clock Lane LP-RX Invalid/Aborted ULPS Entry

2.2.4 

Data Lane LP-RX Invalid/Aborted Escape Mode Entry

2.2.5 

Data Lane LP-RX Invalid/Aborted Escape Mode Command

2.2.7

Data Lane LP-RX Escape Mode, Ignoring of Post-Trigger-Command Extra Bits

2.2.8 

Data Lane LP-RX Escape Mode Unsupported/Unassigned Commands

Group 3 tests

HS-RX voltage and set up/hold requirements

2.3.1 

HS-RX Common Mode Voltage Tolerance (VCMRX(DC))

2.3.2 

HS-RX Differential Input High Threshold (VIDTH)

2.3.3 

HS-RX Differential Input Low Threshold (VIDTL)

2.3.4 

HS-RX Single-Ended Input High Voltage (VIHHS)

2.3.5 

HS-RX Single-Ended Input Low Voltage (VILHS)

2.3.6 

HS-RX Common-Mode Interference 50MHz - 450MHz (ΔVCMRX(LF))

2.3.7 

HS-RX Common-Mode Interference Beyond 450MHz (ΔVCMRX(HF))

2.3.8 

HS-RX Setup/Hold and Jitter Tolerance

2.3.9 

HS-RX Setup/Hold and Jitter Tolerance (Spec 2.0, Data rate >=2.5Gbps)

Group 4 tests

HS-RX TIMER REQUIREMENTS

2.4.1 

Data Lane HS-RX TD-TERM-EN Value

2.4.2 

Data Lane HS-RX THS-PREPARE + THS-ZERO Tolerance

2.4.3 

Data Lane HS-RX THS-SETTLE Value

2.4.4 

Data Lane HS-RX THS-TRAIL Tolerance

2.4.5 

Data Lane HS-RX THS-SKIP Value

2.4.6 

Clock Lane HS-RX TCLK-TERM-EN Value

2.4.7 

Clock Lane HS-RX TCLK-PREPARE + TCLK-ZERO Tolerance

2.4.8 

Clock Lane HS-RX TCLK-SETTLE Value

2.4.9 

Clock Lane HS-RX TCLK-TRAIL Tolerance

2.4.11 

Clock Lane HS-RX TCLK-PRE and TCLK-POST Tolerance

測定項目

ハイスピード・モードとローパワー・モードの両方（ULPSとBTAを含む）

詳細手順については、MOIを参照してください。

ご注文の際は以下の型名をご使用ください。

D-PHYTX Automated

D-PHY Essentials

¹DPOJETジッタ／アイ解析ツールが必要

SR-DPHY Decode¹

¹Requires Microsoft Windows 7 OS.

D-PHY EssentialsまたはD-PHYTX Automated用推奨プローブ

¹TPA-BNC TekProbe2－ TekVPIアダプタが必要

D-PHYレシーバのセットアップ

D-PHYトランスミッタの適合性、特性評価、検証用D-PHYTX自動化ソリューションのホスト・システムで必要なソフトウェア要件

内容：最新のTekExpress製品ソフトウェアDVDキット（当社部品番号020-2913-xx）およびアップグレード・ソフトウェア・キー。D-PHYトランスミッタの適合性、特性評価、検証用D-PHY自動化ソリューションには、オンライン・ドキュメントと印刷可能なPDFフォーマットのマニュアルが含まれています。TekExpress（TEKEXP）をお持ちの場合はこの型名をご指定下さい。USBキー・ドングルは、Opt. D-PHYTXでアップグレードされます

内容：最新のTekExpress製品ソフトウェアDVDキット（当社部品番号020-2913-xx）およびアップグレード・ソフトウェア・キー。オンライン・ドキュメントと印刷可能なマニュアル（PDF）

• Microsoft XP（SP2以降）、またはWindows 7 
• Microsoft Excel 2002以降
• Microsoft Explorer 6.0 SP1以降
• Adobe Reader 6.0または同等のPDFファイル表示ソフトウェア